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  This file is intended to be loaded by Logisim-evolution v3.8.0(https://github.com/logisim-evolution/).

  <lib desc="#Wiring" name="0">
    <tool name="Pin">
      <a name="appearance" val="classic"/>
    </tool>
  </lib>
  <lib desc="#Gates" name="1"/>
  <lib desc="#Plexers" name="2"/>
  <lib desc="#Arithmetic" name="3"/>
  <lib desc="#Memory" name="4"/>
  <lib desc="#I/O" name="5"/>
  <lib desc="#TTL" name="6"/>
  <lib desc="#TCL" name="7"/>
  <lib desc="#Base" name="8"/>
  <lib desc="#BFH-Praktika" name="9"/>
  <lib desc="#Input/Output-Extra" name="10"/>
  <lib desc="#Soc" name="11"/>
  <main name="main"/>
  <options>
    <a name="gateUndefined" val="ignore"/>
    <a name="simlimit" val="1000"/>
    <a name="simrand" val="0"/>
  </options>
  <mappings>
    <tool lib="8" map="Button2" name="Poke Tool"/>
    <tool lib="8" map="Button3" name="Menu Tool"/>
    <tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
  </mappings>
  <toolbar>
    <tool lib="8" name="Poke Tool"/>
    <tool lib="8" name="Edit Tool"/>
    <tool lib="8" name="Wiring Tool"/>
    <tool lib="8" name="Text Tool"/>
    <sep/>
    <tool lib="0" name="Pin"/>
    <tool lib="0" name="Pin">
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
    </tool>
    <sep/>
    <tool lib="1" name="NOT Gate"/>
    <tool lib="1" name="AND Gate"/>
    <tool lib="1" name="OR Gate"/>
    <tool lib="1" name="XOR Gate"/>
    <tool lib="1" name="NAND Gate"/>
    <tool lib="1" name="NOR Gate"/>
    <sep/>
    <tool lib="4" name="D Flip-Flop"/>
    <tool lib="4" name="Register"/>
  </toolbar>
  <circuit name="main">
    <a name="appearance" val="logisim_evolution"/>
    <a name="circuit" val="main"/>
    <a name="circuitnamedboxfixedsize" val="true"/>
    <a name="simulationFrequency" val="256.0"/>
    <comp lib="0" loc="(190,390)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="IR"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(210,120)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="bc3"/>
    </comp>
    <comp lib="0" loc="(210,30)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="w0"/>
    </comp>
    <comp lib="0" loc="(210,380)" name="Splitter">
      <a name="bit0" val="none"/>
      <a name="bit1" val="none"/>
      <a name="bit2" val="none"/>
      <a name="bit3" val="0"/>
      <a name="bit4" val="1"/>
      <a name="bit5" val="none"/>
      <a name="bit6" val="none"/>
      <a name="bit7" val="none"/>
      <a name="incoming" val="8"/>
    </comp>
    <comp lib="0" loc="(210,80)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="bc1"/>
    </comp>
    <comp lib="0" loc="(730,210)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="facing" val="west"/>
      <a name="label" val="cond_ok"/>
      <a name="output" val="true"/>
    </comp>
    <comp lib="1" loc="(440,110)" name="AND Gate">
      <a name="inputs" val="3"/>
      <a name="negate1" val="true"/>
    </comp>
    <comp lib="1" loc="(440,180)" name="AND Gate">
      <a name="inputs" val="3"/>
      <a name="negate0" val="true"/>
    </comp>
    <comp lib="1" loc="(440,250)" name="AND Gate">
      <a name="inputs" val="3"/>
      <a name="negate0" val="true"/>
      <a name="negate2" val="true"/>
    </comp>
    <comp lib="1" loc="(440,320)" name="AND Gate">
      <a name="inputs" val="3"/>
      <a name="negate1" val="true"/>
      <a name="negate2" val="true"/>
    </comp>
    <comp lib="1" loc="(550,220)" name="OR Gate">
      <a name="inputs" val="4"/>
    </comp>
    <comp lib="1" loc="(670,210)" name="NAND Gate">
      <a name="size" val="30"/>
    </comp>
    <comp lib="8" loc="(100,85)" name="Text">
      <a name="text" val="Flag C"/>
    </comp>
    <comp lib="8" loc="(105,125)" name="Text">
      <a name="text" val="Flag Z"/>
    </comp>
    <comp lib="8" loc="(142,458)" name="Text">
      <a name="text" val="11001000 - RET Z"/>
    </comp>
    <comp lib="8" loc="(145,505)" name="Text">
      <a name="text" val="11011000 - RET C"/>
    </comp>
    <comp lib="8" loc="(150,435)" name="Text">
      <a name="text" val="11000000 - RET NZ"/>
    </comp>
    <comp lib="8" loc="(150,480)" name="Text">
      <a name="text" val="11010000 - RET NC"/>
    </comp>
    <comp lib="8" loc="(645,275)" name="Text">
      <a name="font" val="SansSerif italic 10"/>
      <a name="text" val="The dynamic part of the logic is not shown for simplification purposes"/>
    </comp>
    <comp lib="8" loc="(764,171)" name="Text">
      <a name="text" val="ALU_Out1 = ~cond_ok"/>
    </comp>
    <comp lib="8" loc="(85,35)" name="Text">
      <a name="text" val="s2_cc_check"/>
    </comp>
    <wire from="(190,390)" to="(210,390)"/>
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  </circuit>
</project>
